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+ * Copyright (C) 2022 StarFive Technology Co., Ltd.
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+/* aon_iomux doen */
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+
+/* aon_iomux func sel */
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+
+#define PAD_GMAC0_RXC_FUNC_SEL \
+ AON_IOMUX_CFGSAIF_144_ADDR \
+ PAD_GMAC0_RXC_FUNC_SEL_SHIFT \
+ PAD_GMAC0_RXC_FUNC_SEL_MASK
+
+/* sys_iomux pin */
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+
+#define GPI_WAVE511_0_I_UART_RXSIN 0
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+#define GPI_I2C0_IC_CLK_IN_A 9
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+#define GPI_SDIO0_CARD_INT_N 12
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+#define GPI_PDM_4MIC0_DMIC1_DIN 22
+#define GPI_I2SRX0_EXT_SDIN0 23
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+#define GPI_SPI6_SSPFSSIN 89
+#define GPI_SPI6_SSPRXD 90
+#define GPI_NONE 91
+
+/* sys_iomux syscon */
+#define PADCFG_PAD_GMAC1_MDC_SYSCON 0x24c
+#define PADCFG_PAD_GMAC1_MDIO_SYSCON 0x250
+#define PADCFG_PAD_GMAC1_RXD0_SYSCON 0x254
+#define PADCFG_PAD_GMAC1_RXD1_SYSCON 0x258
+#define PADCFG_PAD_GMAC1_RXD2_SYSCON 0x25c
+#define PADCFG_PAD_GMAC1_RXD3_SYSCON 0x260
+#define PADCFG_PAD_GMAC1_RXDV_SYSCON 0x264
+#define PADCFG_PAD_GMAC1_RXC_SYSCON 0x268
+#define PADCFG_PAD_GMAC1_TXD0_SYSCON 0x26c
+#define PADCFG_PAD_GMAC1_TXD1_SYSCON 0x270
+#define PADCFG_PAD_GMAC1_TXD2_SYSCON 0x274
+#define PADCFG_PAD_GMAC1_TXD3_SYSCON 0x278
+#define PADCFG_PAD_GMAC1_TXEN_SYSCON 0x27c
+#define PADCFG_PAD_GMAC1_TXC_SYSCON 0x280
+
+/* sys_iomux func sel setting */
+#define SYS_IOMUX_CFGSAIF_668_ADDR 0x29c
+#define PAD_GMAC1_RXC_FUNC_SEL_SHIFT 0x0
+#define PAD_GMAC1_RXC_FUNC_SEL_MASK 0x3
+#define PAD_GPIO10_FUNC_SEL_SHIFT 0x2
+#define PAD_GPIO10_FUNC_SEL_MASK 0x1C
+#define PAD_GPIO11_FUNC_SEL_SHIFT 0x5
+#define PAD_GPIO11_FUNC_SEL_MASK 0xE0
+#define PAD_GPIO12_FUNC_SEL_SHIFT 0x8
+#define PAD_GPIO12_FUNC_SEL_MASK 0x700
+#define PAD_GPIO13_FUNC_SEL_SHIFT 0xB
+#define PAD_GPIO13_FUNC_SEL_MASK 0x3800
+#define PAD_GPIO14_FUNC_SEL_SHIFT 0xE
+#define PAD_GPIO14_FUNC_SEL_MASK 0x1C000
+#define PAD_GPIO15_FUNC_SEL_SHIFT 0x11
+#define PAD_GPIO15_FUNC_SEL_MASK 0xE0000
+#define PAD_GPIO16_FUNC_SEL_SHIFT 0x14
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+#define ISP_VIN_DVP_DATA0_FUNC_SEL \
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+#define ISP_VIN_DVP_DATA10_FUNC_SEL \
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+#define ISP_VIN_DVP_DATA11_FUNC_SEL \
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+#define ISP_VIN_DVP_DATA1_FUNC_SEL \
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+#define ISP_VIN_DVP_DATA2_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_688_ADDR \
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+#define ISP_VIN_DVP_DATA3_FUNC_SEL \
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+#define ISP_VIN_DVP_DATA4_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_688_ADDR \
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+#define ISP_VIN_DVP_DATA5_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
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+#define ISP_VIN_DVP_DATA6_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
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+ ISP_VIN_DVP_DATA6_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA7_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
+ ISP_VIN_DVP_DATA7_FUNC_SEL_SHIFT \
+ ISP_VIN_DVP_DATA7_FUNC_SEL_MASK
+#define ISP_VIN_DVP_DATA8_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
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+#define ISP_VIN_DVP_DATA9_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
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+#define ISP_VIN_DVP_HVALID_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
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+#define ISP_VIN_DVP_VVALID_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
+ ISP_VIN_DVP_VVALID_FUNC_SEL_SHIFT \
+ ISP_VIN_DVP_VVALID_FUNC_SEL_MASK
+#define DVP_CLK_FUNC_SEL \
+ SYS_IOMUX_CFGSAIF_692_ADDR \
+ DVP_CLK_FUNC_SEL_SHIFT \
+ DVP_CLK_FUNC_SEL_MASK
+
+/* POS[0] */
+#define TESTEN_POS(data) (((data) << 0x0) & 0x1)
+
+/* SMT[0] POS[1] */
+#define RSTN_SMT(data) (((data) << 0x0) & 0x1)
+#define RSTN_POS(data) (((data) << 0x1) & 0x2)
+
+/* DS[1:0] */
+#define OSC_DS(data) (((data) << 0x0) & 0x3)
+
+/* sys ioconfig */
+/* IE[0] DS[2:1] PU[3] PD[4] SLEW[5] SMT[6] POS[7] */
+#define GPIO_IE(data) (((data) << 0x0) & 0x1)
+#define GPIO_DS(data) (((data) << 0x1) & 0x6)
+#define GPIO_PU(data) (((data) << 0x3) & 0x8)
+#define GPIO_PD(data) (((data) << 0x4) & 0x7)
+#define GPIO_SLEW(data) (((data) << 0x5) & 0x20)
+#define GPIO_SMT(data) (((data) << 0x6) & 0x40)
+#define GPIO_POS(data) (((data) << 0x7) & 0x80)
+
+#define IO(config) ((config) & 0xFF)
+#define DOUT(dout) ((dout) & 0xFF)
+#define DOEN(doen) ((doen) & 0xFF)
+#define DIN(din_reg) ((din_reg) & 0xFF)
+
+/* syscon value */
+#define IO_3_3V 0 /* 00: 3.3v */
+#define IO_2_5V 1 /* 01: 2.5v */
+#define IO_1_8V 2 /* 10: 1.8v */
+
+#endif